Büyük dil modellerinin donanım tasarımında kullanılan RTL kodları üretmede başarılı olmasına rağmen, ürettikleri kodlar ciddi güvenlik açıkları içerebiliyor. Araştırmacılar, bu soruna çözüm olarak VeriCWEty adında yeni bir sistem geliştirdi. Embedding tabanlı bu framework, Verilog kodlarındaki yaygın güvenlik zafiyetlerini hem modül hem de satır seviyesinde tespit edebiliyor. Sistem, CWE-1244 ve CWE-1245 gibi kritik güvenlik açıklarını %89 hassasiyetle, satır düzeyindeki hataları ise %96 doğrulukla belirlemeyi başarıyor. Geleneksel kural tabanlı kontrol yöntemlerinin aksine, bu yeni yaklaşım semantik güvenlik açıklarını yakalayabiliyor ve hataların tam konumunu belirleyebiliyor. Bu gelişme, yapay zeka destekli donanım tasarımının güvenliğini artırmada önemli bir adım sayılıyor.

Araştırmacılar, büyük dil modellerinin donanım tasarım dillerinde kod üretme yeteneğini geliştirmek için yenilikçi bir yaklaşım ortaya koydu. Çalışmada, çoklu ajan sistemleri kullanarak test düzeneği oluşturma işlemi otomatikleştiriliyor ve bu sayede daha kaliteli eğitim verisi elde ediliyor. Geliştirilen yöntem, Verilog kod üretiminde mevcut en iyi yöntemlerle yarışabilecek performans sergiliyor ancak çok daha az eğitim verisi kullanıyor. Bu gelişme, gelecekte donanım tasarım süreçlerinin yapay zeka ile desteklenerek hızlanabileceğini gösteriyor.