Yapay zeka teknolojisinde önemli bir adım atılarak, donanım tasarımında kullanılan özel programlama dillerinin AI tarafından daha güvenilir şekilde yazılabilmesi sağlandı. Araştırmacılar tarafından geliştirilen VerilogCL sistemi, büyük dil modellerinin Verilog gibi donanım tanımlama dillerindeki performansını dramatik şekilde iyileştiriyor.
Büyük dil modelleri yazılım kodları üretmekte oldukça başarılı olmasına rağmen, donanım tasarımında kullanılan Verilog dilinde ciddi zorluklar yaşıyordu. Bu durumun temel nedeni, yüksek kaliteli Verilog eğitim verisinin kıtlığı ve bu dilin kendine özgü yapısal özellikleriydi. AI tarafından üretilen Verilog kodları sıklıkla sözdizimi hataları içeriyor veya fonksiyonel olarak yanlış devreler tasarlıyordu.
VerilogCL sistemi, bu problemi karşılaştırmalı öğrenme yöntemiyle çözüyor. Sistem, doğru RTL kodları ile minimal hatalar içeren versiyonlarını eşleştirerek eğitim yapıyor. Bu sayede AI, doğru ve hatalı kod arasındaki ince farkları öğrenmeye odaklanıyor. Minimal-hata veri çoğaltma tekniği sayesinde, model hem doğru kodu tanımayı hem de potansiyel hataları önceden tespit etmeyi öğreniyor.
Bu gelişme, donanım tasarım süreçlerinde AI kullanımının yaygınlaşması için kritik bir adım teşkil ediyor. VerilogCL, özellikle entegre devre tasarımı ve FPGA programlama alanlarında AI destekli geliştirme süreçlerinin güvenilirliğini artıracak.